lab-rv32i-asm-blinker/answers/blinker-evidence.md

L03 · Blinker — evidence

Uczeń: ____________________ Data: ____________________

Task01 — clock enable

• Przewidywana liczba impulsów w 16 taktach:
• Zmierzone pulses:
• Czy wystąpiły dwa impulsy pod rząd:
• Ścieżka result.json lub logu:

Task02 — counter blinker

• Przewidywane takty zmiany LED:
• Zmierzone takty zmiany LED:
• Wyjaśnienie okresu bitu count[2]:
• Ścieżka VCD:

Task03 — pattern ROM

• Przewidywana sekwencja dziesięciu wartości:
• Zmierzona sekwencja:
• Stan po zawinięciu fazy 7:
• Ścieżka VCD:

Wniosek

Wyjaśnij jednym akapitem, dlaczego projekt nie potrzebuje opóźnień # w syntezowalnym module i które opóźnienia występują wyłącznie w testbenchu.