lab-rv32i-asm-blinker/json/card_source.json

{
  "$schema": "../../../../tools/card-layouts/schemas/card-source.schema.json",
  "schema": "esc-card-source.v1",
  "card": {
    "id": "mpabi-inf-rv32i-asm-03-blinker",
    "series": "rv32i-asm",
    "series_title": "ASM · RV32I From Blinker to RISC-V",
    "number": "03",
    "count": "09",
    "slug": "blinker",
    "title": "L03 · Blinker and Synchronous Logic",
    "topic": "Od zbocza zegara do licznika i wzorca LED",
    "project": "Minimalny tor synchroniczny",
    "subject": "Informatyka",
    "level": "Rok 1 · RTL · przygotowanie do RV32I",
    "revision_date": "2026-07-21T00:00:00+02:00",
    "status": "Gotowa do symulacji",
    "version": "v00.01",
    "uuid": "99190b6d-b15a-5757-8794-edd283c40f93",
    "author": "M. Pabiszczak",
    "year": "2026"
  },
  "generated": {
    "tex": "doc/generated/main.tex",
    "html": "web/index.html",
    "html_css": "web/style.css",
    "react_app": true,
    "html_tree_inspector": false
  },
  "template": "templates/karta-klasyczna.json",
  "title_block": {
    "category": "KARTA PRACY · INFORMATYKA · RTL",
    "standard": "ISO 7200",
    "prepared_by": "M. Pabiszczak",
    "prepared_on": "21.07.2026",
    "checked_by": "testy automatyczne",
    "approved_by": "—",
    "url": "http://localhost:8080",
    "repository_url": "https://gitea.local/edu-inf/lab-rv32i-asm-blinker",
    "revision": "1",
    "issued_on": "21.07.2026",
    "series": "RV32I-ASM-03",
    "document_type": "karta pracy",
    "tool": "card-layouts",
    "sheet": "1 / 1",
    "show_qr": false,
    "show_repository_qr": false,
    "height_cm": 3,
    "repeat_on_every_page": true,
    "replace_front_matter": true
  },
  "front_page_scope": {
    "title": "Cel karty",
    "content_tex": "Uczeń projektuje trzy syntezowalne moduły synchroniczne i dowodzi ich zachowania na podstawie modelu referencyjnego, self-checking testbencha i przebiegu VCD.",
    "scope_title": "Zakres tasków",
    "scope_table": {
      "headers": ["Krok", "Numer tasku", "Najważniejsza idea", "Priorytet", "Status", "Version"],
      "rows": [
        {"chapter": "1", "task": "Task01", "idea_tex": "impuls clock enable", "priority": "obowiązkowe", "status": "ready", "version": "v00.01"},
        {"chapter": "2", "task": "Task02", "idea_tex": "dzielnik przez bit licznika", "priority": "obowiązkowe", "status": "ready", "version": "v00.01"},
        {"chapter": "3", "task": "Task03", "idea_tex": "ROM wzorca i zawijanie fazy", "priority": "obowiązkowe", "status": "ready", "version": "v00.01"}
      ]
    }
  },
  "side_margin_tree_layout": {
    "columns": [
      {"id": "zawodowe", "label": "TECH", "side": "left", "tree": "WE -> EK -> KW", "description": "Projektowanie i testowanie RTL."},
      {"id": "ogolne", "label": "OG", "side": "right", "tree": "WE -> EN -> KW", "description": "Przewidywanie, pomiar i wyjaśnienie."}
    ]
  },
  "learning_effects": {
    "RV03.EN01": {"bloom_level": "Analiza", "label": "Przebieg", "text": "Uczeń przewiduje i wyjaśnia sekwencję stanów układu synchronicznego.", "assessment_criteria": ["RV03.KW01"]},
    "RV03.EK01": {"bloom_level": "Tworzenie", "label": "RTL", "text": "Uczeń implementuje rejestr, licznik i dekoder wzorca w SystemVerilog.", "assessment_criteria": ["RV03.KW01"]}
  },
  "assessment_criteria": {
    "RV03.KW01": {"text": "Model i RTL zwracają identyczne sekwencje, testbench kończy się PASS, a uczeń wskazuje dowód VCD.", "learning_effects": ["RV03.EN01", "RV03.EK01"]}
  },
  "educational_requirements": {
    "RV03.WE01": {
      "text": "Zaprojektowanie i zweryfikowanie deterministycznego toru synchronicznego.",
      "label": "Logika synchroniczna",
      "learning_effects": ["RV03.EN01", "RV03.EK01"],
      "learning_tree": {
        "schema": "we-learning-tree.v1",
        "policy": "Każdy wynik jest najpierw przewidywany, potem mierzony.",
        "ogolne": [{"effect_ref": "RV03.EN01", "display": "EN IP WO RV03.01", "source": "IP", "official": "RV03.01", "local": "01", "text": "Uczeń analizuje sekwencję stanów.", "kind": "WO", "tree_id": "RV03.WE01.OG.IP.01", "kw": [{"criterion_ref": "RV03.KW01", "display": "KW IP WS RV03.01", "source": "IP", "kind": "WS", "official": "RV03.01", "local": "01", "text": "Sekwencja modelu i RTL jest zgodna."}]}],
        "zawodowe": [{"effect_ref": "RV03.EK01", "display": "EK INF04 RV03.01", "source": "I4", "official": "RV03.01", "local": "01", "text": "Uczeń tworzy i testuje RTL.", "kind": "EK", "tree_id": "RV03.WE01.TECH.I4.01", "kw": [{"criterion_ref": "RV03.KW01", "display": "KW INF04 RV03.01", "source": "I4", "kind": "KW", "official": "RV03.01", "local": "01", "text": "Testbench kończy się PASS i zapisuje VCD."}] }]
      }
    }
  },
  "sections": [
    {
      "title": "Task01 · Impuls clock enable",
      "order": 10,
      "content_kind": "prose",
      "content_tex": "Przewidź wartość licznika przed każdym zboczem. Reset i licznik są synchroniczne. Impuls enable ma wartość 1 wyłącznie w takcie, w którym poprzedni stan licznika osiągnął DIVISOR-1.",
      "educational_requirement_refs": ["RV03.WE01"],
      "learning_effect_refs": ["RV03.EN01", "RV03.EK01"],
      "assessment_criterion_refs": ["RV03.KW01"],
      "area_tree_refs": ["RV03.WE01.OG.IP.01", "RV03.WE01.TECH.I4.01"],
      "steps": [
        {"id": "T01-PREDICT", "title": "Zapisz przewidywane takty impulsów w answers/blinker-evidence.md.", "tree_refs": ["RV03.WE01.OG.IP.01"], "educational_requirement_refs": ["RV03.WE01"], "learning_effect_refs": ["RV03.EN01"], "assessment_criterion_refs": ["RV03.KW01"]},
        {"id": "T01-MEASURE", "title": "Uruchom oba profile i porównaj pulses oraz consecutive.", "tree_refs": ["RV03.WE01.TECH.I4.01"], "educational_requirement_refs": ["RV03.WE01"], "learning_effect_refs": ["RV03.EK01"], "assessment_criterion_refs": ["RV03.KW01"]}
      ],
      "assets": [{"path": "assets/blinker-flow.png", "html_path": "assets/blinker-flow.svg", "caption": "Tor synchroniczny: zegar, licznik, faza/ROM i obserwowany LED.", "label": "fig:blinker-flow", "alt": "Schemat przepływu zegar do licznik do ROM do LED.", "kind": "diagram", "width": 0.9}]
    },
    {
      "title": "Task02 · Licznik jako dzielnik",
      "order": 20,
      "content_kind": "prose",
      "content_tex": "Dla licznika binarnego bit k ma okres \\(2^{k+1}\\) taktów. Zmierz dokładne zbocza \\texttt{count[2]}, nie oceniaj częstotliwości na oko.",
      "educational_requirement_refs": ["RV03.WE01"], "learning_effect_refs": ["RV03.EN01", "RV03.EK01"], "assessment_criterion_refs": ["RV03.KW01"], "area_tree_refs": ["RV03.WE01.OG.IP.01", "RV03.WE01.TECH.I4.01"],
      "steps": [{"id": "T02-TRACE", "title": "Zapisz VCD i wskaż takty czterech zmian LED.", "tree_refs": ["RV03.WE01.OG.IP.01", "RV03.WE01.TECH.I4.01"], "educational_requirement_refs": ["RV03.WE01"], "learning_effect_refs": ["RV03.EN01", "RV03.EK01"], "assessment_criterion_refs": ["RV03.KW01"]}]
    },
    {
      "title": "Task03 · Wzorzec ROM",
      "order": 30,
      "content_kind": "prose",
      "content_tex": "Osiem stanów fazy adresuje stały wzorzec LED. Pomiar obejmuje dziesięć wartości, dlatego jawnie dowodzi zawinięcia 7 do 0.",
      "educational_requirement_refs": ["RV03.WE01"], "learning_effect_refs": ["RV03.EN01", "RV03.EK01"], "assessment_criterion_refs": ["RV03.KW01"], "area_tree_refs": ["RV03.WE01.OG.IP.01", "RV03.WE01.TECH.I4.01"],
      "steps": [{"id": "T03-WRAP", "title": "Porównaj dziesięć wartości LED i wyjaśnij zawinięcie fazy.", "tree_refs": ["RV03.WE01.OG.IP.01", "RV03.WE01.TECH.I4.01"], "educational_requirement_refs": ["RV03.WE01"], "learning_effect_refs": ["RV03.EN01", "RV03.EK01"], "assessment_criterion_refs": ["RV03.KW01"]}]
    }
  ],
  "tasks": {
    "task01": {"prompt_tex": "Zbuduj impuls enable co cztery zbocza i wyklucz impulsy następujące po sobie.", "criterion": "pulses=4, consecutive=0, final_count=0", "educational_requirement_refs": ["RV03.WE01"], "learning_effect_refs": ["RV03.EN01", "RV03.EK01"], "assessment_criterion_ref": "RV03.KW01", "links": {"equations": [], "figures": ["fig:blinker-flow"]}},
    "task02": {"prompt_tex": "Wyprowadź LED z count[2] i zmierz cztery zbocza w 16 taktach.", "criterion": "led_edges=4,8,12,16; period=8", "educational_requirement_refs": ["RV03.WE01"], "learning_effect_refs": ["RV03.EN01", "RV03.EK01"], "assessment_criterion_ref": "RV03.KW01", "links": {"equations": [], "figures": ["fig:blinker-flow"]}},
    "task03": {"prompt_tex": "Zaimplementuj ROM ośmiu faz i udowodnij zawinięcie indeksu.", "criterion": "pattern=1,2,4,8,8,4,2,1; wrap=1,2", "educational_requirement_refs": ["RV03.WE01"], "learning_effect_refs": ["RV03.EN01", "RV03.EK01"], "assessment_criterion_ref": "RV03.KW01", "links": {"equations": [], "figures": ["fig:blinker-flow"]}}
  },
  "tasks_order": ["task01", "task02", "task03"],
  "mission": "Zbuduj deterministyczny blinker od impulsu zegarowego do wzorca ROM i udowodnij jego przebieg.",
  "objectives": ["Rozpoznasz granicę kombinacyjne/rejestrowane.", "Wyprowadzisz okres bitu licznika.", "Zweryfikujesz zawijanie fazy przebiegiem VCD."],
  "agenda": [{"time": "0--15 min", "work": "Przewidywanie i Task01."}, {"time": "15--35 min", "work": "Task02 i analiza okresu."}, {"time": "35--60 min", "work": "Task03, VCD i evidence."}],
  "tech_stack": {"software": [{"name": "SystemVerilog", "use": "syntezowalny RTL"}, {"name": "Verilator", "use": "self-checking testbench i VCD"}, {"name": "stemctl", "use": "jedyny interfejs uruchamiania"}], "hardware": [{"name": "FPGA wskazane przez L02", "use": "opcjonalna obserwacja fizyczna po przypięciu profilu płytki"}]},
  "theory_refs": {"intro": "Logika synchroniczna rozdziela stan rejestrowany na zboczu od funkcji kombinacyjnej bieżącego stanu.", "known_refs": [], "new_concepts": [{"term": "posedge", "definition": "Zdarzenie, przy którym rejestry przyjmują następny stan."}, {"term": "clock enable", "definition": "Jednotaktowy warunek aktualizacji wolniejszej części układu bez tworzenia nowej domeny zegara."}]},
  "container_test": {"title": "Test bez płytki", "commands": ["stemctl test native-amd64 rv32i-asm L03 1", "stemctl test hazard3-sim rv32i-asm L03 1", "stemctl debug hazard3-sim rv32i-asm L03 3"], "pass_condition": "Modele i trzy testbenche kończą się PASS; debug zapisuje niepusty VCD."},
  "safety_rules": [{"title": "Jedna domena zegara", "body": "Nie twórz zegara przez logikę kombinacyjną; użyj clock enable."}, {"title": "Sprzęt jawny", "body": "Nie programuj nieznanej płytki i nie zgaduj mapy pinów; bramka sprzętowa pochodzi z L02."}],
  "hardware_procedure": [{"step": "1", "action": "Wybierz profil i constraints zatwierdzone w L02.", "condition": "Identyfikator płytki i pin LED są jawne."}, {"step": "2", "action": "Uruchom syntezę i analizę timing.", "condition": "Brak błędów constraint i ujemnego slacku."}, {"step": "3", "action": "Zaprogramuj bitstream i porównaj okres LED z obliczeniem.", "condition": "Pomiar fizyczny trafia do evidence; bez dostępnej płytki krok pozostaje missing, nie PASS."}],
  "references": []
}