workspace-info/plans/informatyka/rv32i-asm.md

ASM · RV32I From Blinker to RISC-V

Status: plan, 9 lekcji.

ASM · RV32I From Blinker to RISC-V
├── L01 · Number Systems and Storage
├── L02 · FPGA Bring-up and Programming
├── L03 · Blinker and Synchronous Logic                 [steps 1–3]
├── L04 · The RISC-V ISA and Instruction Decoder        [steps 4–5]
├── L05 · ALU and the Verilog Assembler                  [steps 6–7]
├── L06 · Control Flow — Jumps and Branches              [steps 8–9]
├── L07 · Addresses and Memory                           [steps 10–11]
├── L08 · Subroutines and the RISC-V ABI                 [steps 13–14]
└── L09 · Load and Store                                 [steps 15–16]

L01 dostarcza języka liczb, kodowania i pamięci. L02 ustanawia fizyczną drabinkę FPGA. Kolejne karty prowadzą od logiki synchronicznej do rdzenia, który wykonuje podstawowe instrukcje RV32I. Step 12 pozostaje późniejszym przeglądem jakości implementacji.

Materiał źródłowy programu: series/inf/lab-rv32i-c-pointers-arrays/guidelines/year-01-interrupts-to-year-02-freertos.md.