1.3 KiB
1.3 KiB
ASM · RV32I From Blinker to RISC-V
Status: L03--L09 opracowane i testowane; L01--L02 pozostają w planie.
ASM · RV32I From Blinker to RISC-V
├── L01 · Number Systems and Storage
├── L02 · FPGA Bring-up and Programming
├── L03 · Blinker and Synchronous Logic [existing · 3 taski]
├── L04 · The RISC-V ISA and Instruction Decoder [existing · 3 taski]
├── L05 · ALU and the Verilog Assembler [existing · 3 taski]
├── L06 · Control Flow — Jumps and Branches [existing · 3 taski]
├── L07 · Addresses and Memory [existing · 3 taski]
├── L08 · Subroutines and ABI [existing · 3 taski]
└── L09 · Load and Store Semantics [existing · 3 taski]
L01 dostarcza języka liczb, kodowania i pamięci. L02 ustanawia fizyczną
drabinkę FPGA. Kolejne karty prowadzą od logiki synchronicznej do rdzenia,
który wykonuje podstawowe instrukcje RV32I. Karty L03--L09 mają niezależny
model AMD64, self-checking RTL w profilu hazard3-sim, artefakt VCD, widok
React oraz dwustronicowy PDF A4. Uruchomienie odbywa się przez stemctl.
Materiał źródłowy programu:
series/inf/lab-rv32i-c-pointers-arrays/guidelines/year-01-interrupts-to-year-02-freertos.md.