feat(rv32i-asm): register completed L03-L09 cards

plans/informatyka/rv32i-asm.md

@@ -1,24 +1,25 @@
 # ASM · RV32I From Blinker to RISC-V
 
-Status: plan, 9 lekcji.
+Status: L03--L09 opracowane i testowane; L01--L02 pozostają w planie.
 
 ```text
 ASM · RV32I From Blinker to RISC-V
 ├── L01 · Number Systems and Storage
 ├── L02 · FPGA Bring-up and Programming
-├── L03 · Blinker and Synchronous Logic                 [steps 1–3]
-├── L04 · The RISC-V ISA and Instruction Decoder        [steps 4–5]
-├── L05 · ALU and the Verilog Assembler                  [steps 6–7]
-├── L06 · Control Flow — Jumps and Branches              [steps 8–9]
-├── L07 · Addresses and Memory                           [steps 10–11]
-├── L08 · Subroutines and the RISC-V ABI                 [steps 13–14]
-└── L09 · Load and Store                                 [steps 15–16]
+├── L03 · Blinker and Synchronous Logic                 [existing · 3 taski]
+├── L04 · The RISC-V ISA and Instruction Decoder        [existing · 3 taski]
+├── L05 · ALU and the Verilog Assembler                  [existing · 3 taski]
+├── L06 · Control Flow — Jumps and Branches              [existing · 3 taski]
+├── L07 · Addresses and Memory                           [existing · 3 taski]
+├── L08 · Subroutines and ABI                            [existing · 3 taski]
+└── L09 · Load and Store Semantics                       [existing · 3 taski]
 ```
 
 L01 dostarcza języka liczb, kodowania i pamięci. L02 ustanawia fizyczną
 drabinkę FPGA. Kolejne karty prowadzą od logiki synchronicznej do rdzenia,
-który wykonuje podstawowe instrukcje RV32I. Step 12 pozostaje późniejszym
-przeglądem jakości implementacji.
+który wykonuje podstawowe instrukcje RV32I. Karty L03--L09 mają niezależny
+model AMD64, self-checking RTL w profilu `hazard3-sim`, artefakt VCD, widok
+React oraz dwustronicowy PDF A4. Uruchomienie odbywa się przez `stemctl`.
 
 Materiał źródłowy programu:
 `series/inf/lab-rv32i-c-pointers-arrays/guidelines/year-01-interrupts-to-year-02-freertos.md`.